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本套题共6题，暂无参考答案
题目详情
第1题
用逻辑门和cmos电路实现ab+cd。
第2题
用一个二选一mux和一个inv实现异或。
第3题
给了reg的setup和hold时间，求中间组合逻辑的delay范围。
第4题
如何解决亚稳态。
第5题
用Verilog/VHDL写一个fifo控制器。
第6题
用Verilog/VDDL检测stream中的特定字符串。
共有 6 道题目
