阻塞与非阻塞区别
画出D触发器结构,解释建立时间和保持时间
名词解释:SIMD、VLIM
CPU的5级流水是什么?流水线优缺点?
1——16循环计数器,用Verilog或VHDL
SRAM设计FIFO,不要求程序,给出结构图及设计思路
有4KB数据,存在FIFO中,FIFO深度4KB,宽度8Bit,检测0~255每个Byte出现次数,最后给出统计完成之后Done信号和统计结果,也是给出图和设计思路
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